Цортек-М0 Плус микроконтролери
Здраво и добродошли на ову презентацију АРМ® Цортек®-М0+ језгра које је уграђено у све производе породице микроконтролера СТМ32У0.
Цортек-М0+ процесор је завршенview
- АРМв6-М архитектура
- Вон Неуман архитектура, 2-сtagе гасовод
- Архитектура једног издања
- Помножите у 1 циклусу
- Јединица за заштиту меморије (МПУ)
- Једноциклични И/О порт
| Дизајн ултра мале снаге Веома компактан код | |
| Мала потрошња енергије и висока енергетска ефикасност | Осим контролних инструкција и гранања и везе, све инструкције су дугачке 16 бита |
Цортек®-М0+ језгро је део АРМ Цортек-М групе 32-битних РИСЦ језгара. Он имплементира АРМв6-М архитектуру и има 2-сtagе гасовод.
Цортек®-М0+ има јединствени АХБ-Лите главни порт, али подржава истовремено преузимање инструкција и приступ подацима када приступ подацима циља на опсег адреса Фаст И/О Порт.
Компатибилност Цортек-М процесора
Беспрекорна архитектура у свим апликацијама
СТМ32У0 микроконтролери интегришу АРМ® Цортек®-М0+ језгро како би имали користи од неупоредивих перформанси по миливату.
Сви Цортек®-М ЦПУ-и имају 32-битну архитектуру.
Цортек®-М3 је био први Цортек®-М ЦПУ који је објавио АРМ.
Тада је АРМ одлучио да разликује две линије производа: високе перформансе и малу снагу, уз одржавање компатибилности између њих.
Цортек®-М0+ припада линији производа мале потрошње. Дизајниран је за уређаје на батерије, веома осетљиви на потрошњу енергије.
Основна архитектура је завршенаview
Цортек®-М0+ језгро пружа више перформанси од Цортек®-М0 језгра захваљујући 2-сtagе цевовод инструкција.
Започнимо наш опис ЦПУ-а језгром процесора задуженим за преузимање и извршавање инструкција.
АРМ Цортек-М0+ → 2-сtagе гасовод
Већина В6-М инструкција је дугачка 16 бита. Постоји само шест 32-битних инструкција и већина њих су контролне инструкције, које се ретко користе. Међутим, инструкција гранања и везе, која се користи за позивање подпрограма, такође је дугачка 32 бита, како би се подржао велики помак између ове инструкције и ознаке која указује на следећу инструкцију која ће се извршити.
У идеалном случају, један 32-битни приступ учитава две 16-битне инструкције, што резултира мање преузимања по инструкцији.
Током сата број 2, не долази до преузимања инструкција. АХБ Лите порт је доступан за извршавање приступа подацима када је инструкција Н инструкција за учитавање/складиштење.
Учинак филијале
Цортек®-М0+ језгро
• Максимално две 16-битне инструкције сенке гранања
На датој грани се губи мање унапред преузетих инструкција (захваљујући 2-сtagе гасовод).
У такту број 1, процесор преузима Инст0 и безусловну инструкцију гранања.
У сату број 2, он извршава Инстр0.
У такту број 3, он извршава инструкцију гранања док дохваћа две следеће узастопне инструкције Инст1 и Инст2 које се називају инструкције сенке гранања.
У такту број 4, процесор одбацује Инст1 и Инст2 и преузима ИнстрН и ИнстН+1.
Цортек-М0, М3 и М4 имплементирају 3-сtagе цевовод: дохвати, декодирај и изврши. Број инструкција сенке гранања је већи: до четири 16-битне инструкције.
Основна архитектура је завршенаview
Цортек®-М0+ нема ни уграђену кеш меморију ни интерну РАМ меморију. Сходно томе, свака трансакција преузимања инструкција се усмерава ка АХБ-Лите интерфејсу, а сваки приступ подацима се усмерава или на АХБ-Лите интерфејс или на једноциклични И/О порт.
Имајте на уму да СТМ32У0 имплементира кеш инструкција на нивоу СоЦ, екстерно у односу на ЦПУ, који се налази у уграђеном флеш контролеру.
Главни порт АХБ-Лите је повезан на матрицу магистрале, омогућавајући ЦПУ-у приступ меморији и периферији. Пошто се трансакције воде на АХБ-Лите, најбоља пропусност је 32 бита података или инструкција по такту, са минималним кашњењем од 2 сата.
Цортек®-М0+ такође има једноциклични И/О порт, који омогућава ЦПУ-у да приступи подацима са кашњењем од 1 сата. Екстерна логика декодирања одређује опсег адреса у којем се приступи подацима усмеравају на овај порт.
У СТМ32У0, једноциклични И/О порт се не користи за приступ регистрима ГПИО порта. Уместо тога, ГПИО портови су мапирани на АХБ, што омогућава да им се приступи преко ДМА.
Јединица за заштиту меморије
- Подешавања МПУ атрибута дефинишу дозволе приступа
- 8 независних меморијских региона
- Може ли извршити код?
- Може ли писати податке?
- Приступ непривилегованом режиму?
МПУ у СТМ32У0 микроконтролеру нуди подршку за осам независних меморијских региона, са независним конфигурабилним атрибутима за:
- дозвола приступа: дозвољено или не читање/писање у привилегованом/непривилегованом режиму,
- дозвола за извршавање: извршни регион или регион забрањен за преузимање инструкција.
Референце
- За више детаља погледајте следећу документацију:
- Упутство за програмирање процесора СТМ32Г0 серије Цортек®-М0+ (ПМ0223)
- Управљање јединицом за заштиту меморије (МПУ) у СТМ32 МЦУ (АН4838)
- АРМ webсајт на следећем линку:
- http://www.arm.com/products/processors/cortex-m/cortex-m0+-processor.php
За више детаља, погледајте ове напомене о примени и приручник за програмирање Цортек®-М0+ који је доступан на ввв.ст.цом webсајту.
Такође посетите АРМ webсајт на коме ћете наћи више информација о Цортек®-М0+ језгру.
Хвала
© СТМицроелецтроницс – Сва права задржана.
СТ лого је заштитни знак или регистровани заштитни знак компаније СТМицроелецтроницс Интернатионал НВ или њених филијала у ЕУ и/или другим земљама.
За додатне информације о СТ заштитним знаковима, погледајте ввв.ст.цом/традемаркс
Сви други називи производа или услуга власништво су њихових власника.
Документи / Ресурси
 |
СТ Цортек-М0 Плус микроконтролери [пдф] Упутство за употребу Цортек-М0, Цортек-М23, Цортек-М33-М35П, Цортек-М55, Цортек-М85, Цортек-М0 Плус микроконтролери, Цортек-М0 Плус, микроконтролери |